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Phase-Locked Loop

Tile PLL_S_P04

Cells: 12

Bel PLL

siliconblue PLL_S_P04 bel PLL
PinDirectionWires
BYPASSinputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL7:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL6:IMUX.IO.EXTRA
RESETinputTCELL9:IMUX.IO.EXTRA
SCLKinputTCELL10:IMUX.IO.EXTRA
SDIinputTCELL11:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL7:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL8:IMUX.IO.EXTRAPLL.BYPASS
TCELL9:IMUX.IO.EXTRAPLL.RESET
TCELL10:IMUX.IO.EXTRAPLL.SCLK
TCELL11:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P04 rect R0
FrameBit
B0 B1
F0 PLL:DIVR[0] PLL:DIVR[1]
F1 PLL:DIVR[2] PLL:DIVR[3]
F2 PLL:DIVF[4] PLL:DIVF[5]
F3 PLL:DIVQ[0] PLL:DIVQ[1]
F4 PLL:FEEDBACK_PATH[0] PLL:FEEDBACK_PATH[1]
F5 PLL:FEEDBACK_PATH[2] PLL:PLLOUT_PHASE[1]
F6 PLL:FIXED_DELAY_ADJUSTMENT[0] PLL:DELAY_ADJUSTMENT_MODE[0]
F7 PLL:FIXED_DELAY_ADJUSTMENT[1] PLL:DELAY_ADJUSTMENT_MODE[1]
F8 PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
F9 PLL:MODE[2] PLL:LATCH_GLOBAL_OUT_B
siliconblue PLL_S_P04 rect R1
FrameBit
B0 B1
F0 PLL:DIVF[0] PLL:DIVF[1]
F1 PLL:DIVF[2] PLL:DIVF[3]
F2 PLL:DIVQ[2] PLL:FILTER_RANGE[0]
F3 PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F4 PLL:PLLOUT_PHASE[2] PLL:PLLOUT_PHASE[0]
F5 PLL:MODE[1] PLL:TEST_MODE
F6 PLL:FIXED_DELAY_ADJUSTMENT[2] PLL:DELAY_ADJUSTMENT_MODE[2]
F7 PLL:FIXED_DELAY_ADJUSTMENT[3] PLL:DELAY_ADJUSTMENT_MODE[3]
PLL:DELAY_ADJUSTMENT_MODE 1.F7.B1 1.F6.B1 0.F7.B1 0.F6.B1
FIXED 0 0 0 0
DYNAMIC 1 1 1 1
PLL:DIVF 0.F2.B1 0.F2.B0 1.F1.B1 1.F1.B0 1.F0.B1 1.F0.B0
non-inverted [5] [4] [3] [2] [1] [0]
PLL:DIVQ 1.F2.B0 0.F3.B1 0.F3.B0
PLL:FILTER_RANGE 1.F3.B1 1.F3.B0 1.F2.B1
non-inverted [2] [1] [0]
PLL:DIVR 0.F1.B1 0.F1.B0 0.F0.B1 0.F0.B0
PLL:FIXED_DELAY_ADJUSTMENT 1.F7.B0 1.F6.B0 0.F7.B0 0.F6.B0
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 0.F5.B0 0.F4.B1 0.F4.B0
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 0.F8.B1
PLL:LATCH_GLOBAL_OUT_B 0.F9.B1
PLL:TEST_MODE 1.F5.B1
non-inverted [0]
PLL:MODE 0.F9.B0 1.F5.B0 0.F8.B0
NONE 0 0 0
SB_PLL_PAD 0 0 1
SB_PLL_CORE 0 1 1
SB_PLL_2_PAD 1 0 0
PLL:PLLOUT_PHASE 1.F4.B0 0.F5.B1 1.F4.B1
NONE 0 0 0
0deg 0 0 1
90deg 0 1 1
180deg 1 0 1
270deg 1 1 1

Tile PLL_S_P01

Cells: 17

Bel PLL

siliconblue PLL_S_P01 bel PLL
PinDirectionWires
BYPASSinputTCELL13:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL9:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL10:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL11:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL12:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL3:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL2:IMUX.IO.EXTRA
RESETBinputTCELL14:IMUX.IO.EXTRA
SCLKinputTCELL15:IMUX.IO.EXTRA
SDIinputTCELL16:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P01 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL3:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL10:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL11:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL12:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL13:IMUX.IO.EXTRAPLL.BYPASS
TCELL14:IMUX.IO.EXTRAPLL.RESETB
TCELL15:IMUX.IO.EXTRAPLL.SCLK
TCELL16:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P01 rect R0
FrameBit
siliconblue PLL_S_P01 rect R1
FrameBit
siliconblue PLL_S_P01 rect R2
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
F0 - - - - - - - - - - - - - - PLL:DIVR[1] PLL:DIVR[0]
F1 - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - PLL:DIVF[0] PLL:DIVR[3]
F3 - - - - - - - - - - - - - - PLL:DIVR[2] -
F4 - - - - - - - - - - - - - - PLL:DIVF[3] PLL:DIVF[2]
F5 - - - - - - - - - - - - - - PLL:DIVF[1] -
F6 - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - PLL:DIVF[4] -
siliconblue PLL_S_P01 rect R3
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
F0 - - - - - - - - - - - - - - PLL:DIVF[6] PLL:DIVF[5]
F1 - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - PLL:DIVQ[2] PLL:DIVQ[1]
F3 - - - - - - - - - - - - - - PLL:DIVQ[0] -
F4 - - - - - - - - - - - - - - PLL:FILTER_RANGE[2] PLL:FILTER_RANGE[1]
F5 - - - - - - - - - - - - - - PLL:FILTER_RANGE[0] -
F6 - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1] -
siliconblue PLL_S_P01 rect R4
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
F0 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[0] PLL:FEEDBACK_PATH[2]
F1 - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - PLL:MODE[1] PLL:SHIFTREG_DIV_MODE
F3 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1] -
F4 - - - - - - - - - - - - - - PLL:TEST_MODE PLL:PLLOUT_SELECT_PORTA[1]
F5 - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0] -
F6 - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0] -
siliconblue PLL_S_P01 rect R5
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
F0 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[2] PLL:FDA_FEEDBACK[1]
F1 - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[0] PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0]
F3 - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3] -
F4 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[3] PLL:FDA_RELATIVE[2]
F5 - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1] -
F6 - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0] -
siliconblue PLL_S_P01 rect R6
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15
F0 - - - - - - - - - - - - - - - PLL:MODE[0]
F1 - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[0] -
F3 - - - - - - - - - - - - - - PLL:MODE[2] -
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 5.F2.B15
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 5.F7.B14
FIXED 0
DYNAMIC 1
PLL:DIVF 3.F0.B14 3.F0.B15 2.F7.B14 2.F4.B14 2.F4.B15 2.F5.B14 2.F2.B14
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 3.F2.B14 3.F2.B15 3.F3.B14
PLL:FILTER_RANGE 3.F4.B14 3.F4.B15 3.F5.B14
non-inverted [2] [1] [0]
PLL:DIVR 2.F2.B15 2.F3.B14 2.F0.B14 2.F0.B15
PLL:FDA_FEEDBACK 5.F3.B14 5.F0.B14 5.F0.B15 4.F7.B14
PLL:FDA_RELATIVE 5.F4.B14 5.F4.B15 5.F5.B14 5.F2.B14
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 4.F0.B15 3.F7.B14 6.F2.B14
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:MODE 6.F3.B14 4.F2.B14 6.F0.B15
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 4.F4.B15 4.F5.B14
PLL:PLLOUT_SELECT_PORTB 4.F3.B14 4.F0.B14
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1
PLL:SHIFTREG_DIV_MODE 4.F2.B15
PLL:TEST_MODE 4.F4.B14
non-inverted [0]

Tile PLL_S_P08

Cells: 20

Bel PLL

siliconblue PLL_S_P08 bel PLL
PinDirectionWires
BYPASSinputTCELL16:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL17:IMUX.IO.EXTRA
SCLKinputTCELL18:IMUX.IO.EXTRA
SDIinputTCELL19:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_P08 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL16:IMUX.IO.EXTRAPLL.BYPASS
TCELL17:IMUX.IO.EXTRAPLL.RESETB
TCELL18:IMUX.IO.EXTRAPLL.SCLK
TCELL19:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_P08 rect R0
FrameBit
siliconblue PLL_S_P08 rect R1
FrameBit
siliconblue PLL_S_P08 rect R2
FrameBit
siliconblue PLL_S_P08 rect R3
FrameBit
siliconblue PLL_S_P08 rect R4
FrameBit
siliconblue PLL_S_P08 rect R5
FrameBit
siliconblue PLL_S_P08 rect R6
FrameBit
siliconblue PLL_S_P08 rect R7
FrameBit
siliconblue PLL_S_P08 rect R8
FrameBit
siliconblue PLL_S_P08 rect R9
FrameBit
siliconblue PLL_S_P08 rect R10
FrameBit
siliconblue PLL_S_P08 rect R11
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_P08 rect R12
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_P08 rect R13
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_P08 rect R14
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_P08 rect R15
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 14.F12.B26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 14.F9.B27
FIXED 0
DYNAMIC 1
PLL:DIVF 12.F15.B27 12.F15.B26 11.F9.B27 11.F11.B27 11.F11.B26 11.F10.B27 11.F12.B27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 12.F12.B27 12.F12.B26 12.F13.B27
PLL:FILTER_RANGE 12.F11.B27 12.F11.B26 12.F10.B27
non-inverted [2] [1] [0]
PLL:DIVR 11.F12.B26 11.F13.B27 11.F15.B27 11.F15.B26
PLL:FDA_FEEDBACK 14.F13.B27 14.F15.B27 14.F15.B26 13.F9.B27
PLL:FDA_RELATIVE 14.F11.B27 14.F11.B26 14.F10.B27 14.F12.B27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 13.F15.B26 12.F9.B27 15.F12.B27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 15.F15.B27
PLL:LATCH_GLOBAL_OUT_B 15.F12.B26
PLL:SHIFTREG_DIV_MODE 13.F12.B26
PLL:TEST_MODE 13.F11.B27
non-inverted [0]
PLL:MODE 15.F13.B27 13.F12.B27 15.F15.B26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 13.F11.B26 13.F10.B27
PLL:PLLOUT_SELECT_PORTB 13.F13.B27 13.F15.B27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_N_P08

Cells: 20

Bel PLL

siliconblue PLL_N_P08 bel PLL
PinDirectionWires
BYPASSinputTCELL16:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL17:IMUX.IO.EXTRA
SCLKinputTCELL18:IMUX.IO.EXTRA
SDIinputTCELL19:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_N_P08 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL16:IMUX.IO.EXTRAPLL.BYPASS
TCELL17:IMUX.IO.EXTRAPLL.RESETB
TCELL18:IMUX.IO.EXTRAPLL.SCLK
TCELL19:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_N_P08 rect R0
FrameBit
siliconblue PLL_N_P08 rect R1
FrameBit
siliconblue PLL_N_P08 rect R2
FrameBit
siliconblue PLL_N_P08 rect R3
FrameBit
siliconblue PLL_N_P08 rect R4
FrameBit
siliconblue PLL_N_P08 rect R5
FrameBit
siliconblue PLL_N_P08 rect R6
FrameBit
siliconblue PLL_N_P08 rect R7
FrameBit
siliconblue PLL_N_P08 rect R8
FrameBit
siliconblue PLL_N_P08 rect R9
FrameBit
siliconblue PLL_N_P08 rect R10
FrameBit
siliconblue PLL_N_P08 rect R11
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
siliconblue PLL_N_P08 rect R12
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
siliconblue PLL_N_P08 rect R13
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
siliconblue PLL_N_P08 rect R14
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
siliconblue PLL_N_P08 rect R15
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 14.F3.B26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 14.F6.B27
FIXED 0
DYNAMIC 1
PLL:DIVF 12.F0.B27 12.F0.B26 11.F6.B27 11.F4.B27 11.F4.B26 11.F5.B27 11.F3.B27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 12.F3.B27 12.F3.B26 12.F2.B27
PLL:FILTER_RANGE 12.F4.B27 12.F4.B26 12.F5.B27
non-inverted [2] [1] [0]
PLL:DIVR 11.F3.B26 11.F2.B27 11.F0.B27 11.F0.B26
PLL:FDA_FEEDBACK 14.F2.B27 14.F0.B27 14.F0.B26 13.F6.B27
PLL:FDA_RELATIVE 14.F4.B27 14.F4.B26 14.F5.B27 14.F3.B27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 13.F0.B26 12.F6.B27 15.F3.B27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 15.F0.B27
PLL:LATCH_GLOBAL_OUT_B 15.F3.B26
PLL:SHIFTREG_DIV_MODE 13.F3.B26
PLL:TEST_MODE 13.F4.B27
non-inverted [0]
PLL:MODE 15.F2.B27 13.F3.B27 15.F0.B26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 13.F4.B26 13.F5.B27
PLL:PLLOUT_SELECT_PORTB 13.F2.B27 13.F0.B27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_S_R04

Cells: 19

Bel PLL

siliconblue PLL_S_R04 bel PLL
PinDirectionWires
BYPASSinputTCELL15:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL16:IMUX.IO.EXTRA
SCLKinputTCELL17:IMUX.IO.EXTRA
SDIinputTCELL18:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_R04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL15:IMUX.IO.EXTRAPLL.BYPASS
TCELL16:IMUX.IO.EXTRAPLL.RESETB
TCELL17:IMUX.IO.EXTRAPLL.SCLK
TCELL18:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_S_R04 rect R0
FrameBit
siliconblue PLL_S_R04 rect R1
FrameBit
siliconblue PLL_S_R04 rect R2
FrameBit
siliconblue PLL_S_R04 rect R3
FrameBit
siliconblue PLL_S_R04 rect R4
FrameBit
siliconblue PLL_S_R04 rect R5
FrameBit
siliconblue PLL_S_R04 rect R6
FrameBit
siliconblue PLL_S_R04 rect R7
FrameBit
siliconblue PLL_S_R04 rect R8
FrameBit
siliconblue PLL_S_R04 rect R9
FrameBit
siliconblue PLL_S_R04 rect R10
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_R04 rect R11
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_R04 rect R12
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_R04 rect R13
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_R04 rect R14
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 13.F12.B26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 13.F9.B27
FIXED 0
DYNAMIC 1
PLL:DIVF 11.F15.B27 11.F15.B26 10.F9.B27 10.F11.B27 10.F11.B26 10.F10.B27 10.F12.B27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 11.F12.B27 11.F12.B26 11.F13.B27
PLL:FILTER_RANGE 11.F11.B27 11.F11.B26 11.F10.B27
non-inverted [2] [1] [0]
PLL:DIVR 10.F12.B26 10.F13.B27 10.F15.B27 10.F15.B26
PLL:FDA_FEEDBACK 13.F13.B27 13.F15.B27 13.F15.B26 12.F9.B27
PLL:FDA_RELATIVE 13.F11.B27 13.F11.B26 13.F10.B27 13.F12.B27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 12.F15.B26 11.F9.B27 14.F12.B27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 14.F15.B27
PLL:LATCH_GLOBAL_OUT_B 14.F12.B26
PLL:SHIFTREG_DIV_MODE 12.F12.B26
PLL:TEST_MODE 12.F11.B27
non-inverted [0]
PLL:MODE 14.F13.B27 12.F12.B27 14.F15.B26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 12.F11.B26 12.F10.B27
PLL:PLLOUT_SELECT_PORTB 12.F13.B27 12.F15.B27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_N_R04

Cells: 19

Bel PLL

siliconblue PLL_N_R04 bel PLL
PinDirectionWires
BYPASSinputTCELL15:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.IO.EXTRA
DYNAMICDELAY_1inputTCELL3:IMUX.IO.EXTRA
DYNAMICDELAY_2inputTCELL4:IMUX.IO.EXTRA
DYNAMICDELAY_3inputTCELL5:IMUX.IO.EXTRA
DYNAMICDELAY_4inputTCELL6:IMUX.IO.EXTRA
DYNAMICDELAY_5inputTCELL7:IMUX.IO.EXTRA
DYNAMICDELAY_6inputTCELL8:IMUX.IO.EXTRA
DYNAMICDELAY_7inputTCELL9:IMUX.IO.EXTRA
EXTFEEDBACKinputTCELL11:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL10:IMUX.IO.EXTRA
RESETBinputTCELL16:IMUX.IO.EXTRA
SCLKinputTCELL17:IMUX.IO.EXTRA
SDIinputTCELL18:IMUX.IO.EXTRA
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_N_R04 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.IO.EXTRAPLL.DYNAMICDELAY_0
TCELL3:IMUX.IO.EXTRAPLL.DYNAMICDELAY_1
TCELL4:IMUX.IO.EXTRAPLL.DYNAMICDELAY_2
TCELL5:IMUX.IO.EXTRAPLL.DYNAMICDELAY_3
TCELL6:IMUX.IO.EXTRAPLL.DYNAMICDELAY_4
TCELL7:IMUX.IO.EXTRAPLL.DYNAMICDELAY_5
TCELL8:IMUX.IO.EXTRAPLL.DYNAMICDELAY_6
TCELL9:IMUX.IO.EXTRAPLL.DYNAMICDELAY_7
TCELL10:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL11:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL15:IMUX.IO.EXTRAPLL.BYPASS
TCELL16:IMUX.IO.EXTRAPLL.RESETB
TCELL17:IMUX.IO.EXTRAPLL.SCLK
TCELL18:IMUX.IO.EXTRAPLL.SDI

Bitstream

siliconblue PLL_N_R04 rect R0
FrameBit
siliconblue PLL_N_R04 rect R1
FrameBit
siliconblue PLL_N_R04 rect R2
FrameBit
siliconblue PLL_N_R04 rect R3
FrameBit
siliconblue PLL_N_R04 rect R4
FrameBit
siliconblue PLL_N_R04 rect R5
FrameBit
siliconblue PLL_N_R04 rect R6
FrameBit
siliconblue PLL_N_R04 rect R7
FrameBit
siliconblue PLL_N_R04 rect R8
FrameBit
siliconblue PLL_N_R04 rect R9
FrameBit
siliconblue PLL_N_R04 rect R10
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
siliconblue PLL_N_R04 rect R11
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
siliconblue PLL_N_R04 rect R12
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
siliconblue PLL_N_R04 rect R13
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
siliconblue PLL_N_R04 rect R14
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 13.F3.B26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 13.F6.B27
FIXED 0
DYNAMIC 1
PLL:DIVF 11.F0.B27 11.F0.B26 10.F6.B27 10.F4.B27 10.F4.B26 10.F5.B27 10.F3.B27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 11.F3.B27 11.F3.B26 11.F2.B27
PLL:FILTER_RANGE 11.F4.B27 11.F4.B26 11.F5.B27
non-inverted [2] [1] [0]
PLL:DIVR 10.F3.B26 10.F2.B27 10.F0.B27 10.F0.B26
PLL:FDA_FEEDBACK 13.F2.B27 13.F0.B27 13.F0.B26 12.F6.B27
PLL:FDA_RELATIVE 13.F4.B27 13.F4.B26 13.F5.B27 13.F3.B27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 12.F0.B26 11.F6.B27 14.F3.B27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 14.F0.B27
PLL:LATCH_GLOBAL_OUT_B 14.F3.B26
PLL:SHIFTREG_DIV_MODE 12.F3.B26
PLL:TEST_MODE 12.F4.B27
non-inverted [0]
PLL:MODE 14.F2.B27 12.F3.B27 14.F0.B26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 12.F4.B26 12.F5.B27
PLL:PLLOUT_SELECT_PORTB 12.F2.B27 12.F0.B27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_S_T01

Cells: 11

Bel PLL

siliconblue PLL_S_T01 bel PLL
PinDirectionWires
BYPASSinputTCELL10:IMUX.IO.EXTRA
DYNAMICDELAY_0inputTCELL2:IMUX.LC2.I3
DYNAMICDELAY_1inputTCELL2:IMUX.LC3.I3
DYNAMICDELAY_2inputTCELL2:IMUX.LC4.I3
DYNAMICDELAY_3inputTCELL2:IMUX.LC5.I3
DYNAMICDELAY_4inputTCELL2:IMUX.LC6.I3
DYNAMICDELAY_5inputTCELL2:IMUX.LC7.I3
DYNAMICDELAY_6inputTCELL2:IMUX.LC0.I1
DYNAMICDELAY_7inputTCELL2:IMUX.LC1.I1
EXTFEEDBACKinputTCELL4:IMUX.IO.EXTRA
LOCKoutputTCELL0:OUT.LC0, TCELL0:OUT.LC1, TCELL0:OUT.LC2, TCELL0:OUT.LC3, TCELL0:OUT.LC4, TCELL0:OUT.LC5, TCELL0:OUT.LC6, TCELL0:OUT.LC7
REFERENCECLKinputTCELL3:IMUX.IO.EXTRA
RESETBinputTCELL9:IMUX.IO.EXTRA
SCLKinputTCELL2:IMUX.LC0.I3
SDIinputTCELL2:IMUX.LC1.I3
SDOoutputTCELL1:OUT.LC0, TCELL1:OUT.LC1, TCELL1:OUT.LC2, TCELL1:OUT.LC3, TCELL1:OUT.LC4, TCELL1:OUT.LC5, TCELL1:OUT.LC6, TCELL1:OUT.LC7

Bel wires

siliconblue PLL_S_T01 bel wires
WirePins
TCELL0:OUT.LC0PLL.LOCK
TCELL0:OUT.LC1PLL.LOCK
TCELL0:OUT.LC2PLL.LOCK
TCELL0:OUT.LC3PLL.LOCK
TCELL0:OUT.LC4PLL.LOCK
TCELL0:OUT.LC5PLL.LOCK
TCELL0:OUT.LC6PLL.LOCK
TCELL0:OUT.LC7PLL.LOCK
TCELL1:OUT.LC0PLL.SDO
TCELL1:OUT.LC1PLL.SDO
TCELL1:OUT.LC2PLL.SDO
TCELL1:OUT.LC3PLL.SDO
TCELL1:OUT.LC4PLL.SDO
TCELL1:OUT.LC5PLL.SDO
TCELL1:OUT.LC6PLL.SDO
TCELL1:OUT.LC7PLL.SDO
TCELL2:IMUX.LC0.I1PLL.DYNAMICDELAY_6
TCELL2:IMUX.LC0.I3PLL.SCLK
TCELL2:IMUX.LC1.I1PLL.DYNAMICDELAY_7
TCELL2:IMUX.LC1.I3PLL.SDI
TCELL2:IMUX.LC2.I3PLL.DYNAMICDELAY_0
TCELL2:IMUX.LC3.I3PLL.DYNAMICDELAY_1
TCELL2:IMUX.LC4.I3PLL.DYNAMICDELAY_2
TCELL2:IMUX.LC5.I3PLL.DYNAMICDELAY_3
TCELL2:IMUX.LC6.I3PLL.DYNAMICDELAY_4
TCELL2:IMUX.LC7.I3PLL.DYNAMICDELAY_5
TCELL3:IMUX.IO.EXTRAPLL.REFERENCECLK
TCELL4:IMUX.IO.EXTRAPLL.EXTFEEDBACK
TCELL9:IMUX.IO.EXTRAPLL.RESETB
TCELL10:IMUX.IO.EXTRAPLL.BYPASS

Bitstream

siliconblue PLL_S_T01 rect R0
FrameBit
siliconblue PLL_S_T01 rect R1
FrameBit
siliconblue PLL_S_T01 rect R2
FrameBit
siliconblue PLL_S_T01 rect R3
FrameBit
siliconblue PLL_S_T01 rect R4
FrameBit
siliconblue PLL_S_T01 rect R5
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[4]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[2] PLL:DIVF[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[3] PLL:DIVF[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVR[0] PLL:DIVR[1]
siliconblue PLL_S_T01 rect R6
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[1]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FILTER_RANGE[1] PLL:FILTER_RANGE[2]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[1] PLL:DIVQ[2]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVQ[0]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DIVF[5] PLL:DIVF[6]
siliconblue PLL_S_T01 rect R7
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[0]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTA[1] PLL:TEST_MODE
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:SHIFTREG_DIV_MODE PLL:MODE[1]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:PLLOUT_SELECT_PORTB[1]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FEEDBACK_PATH[2] PLL:PLLOUT_SELECT_PORTB[0]
siliconblue PLL_S_T01 rect R8
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_RELATIVE[0]
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[1]
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_RELATIVE[2] PLL:FDA_RELATIVE[3]
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK[0] PLL:FDA_RELATIVE[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[3]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:FDA_FEEDBACK[1] PLL:FDA_FEEDBACK[2]
siliconblue PLL_S_T01 rect R9
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B PLL:FEEDBACK_PATH[0]
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[2]
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:MODE[0] PLL:LATCH_GLOBAL_OUT_A
PLL:DELAY_ADJUSTMENT_MODE_FEEDBACK 8.F12.B26
PLL:DELAY_ADJUSTMENT_MODE_RELATIVE 8.F9.B27
FIXED 0
DYNAMIC 1
PLL:DIVF 6.F15.B27 6.F15.B26 5.F9.B27 5.F11.B27 5.F11.B26 5.F10.B27 5.F12.B27
non-inverted [6] [5] [4] [3] [2] [1] [0]
PLL:DIVQ 6.F12.B27 6.F12.B26 6.F13.B27
PLL:FILTER_RANGE 6.F11.B27 6.F11.B26 6.F10.B27
non-inverted [2] [1] [0]
PLL:DIVR 5.F12.B26 5.F13.B27 5.F15.B27 5.F15.B26
PLL:FDA_FEEDBACK 8.F13.B27 8.F15.B27 8.F15.B26 7.F9.B27
PLL:FDA_RELATIVE 8.F11.B27 8.F11.B26 8.F10.B27 8.F12.B27
non-inverted [3] [2] [1] [0]
PLL:FEEDBACK_PATH 7.F15.B26 6.F9.B27 9.F12.B27
DELAY 0 0 0
SIMPLE 0 0 1
PHASE_AND_DELAY 0 1 0
EXTERNAL 1 1 0
PLL:LATCH_GLOBAL_OUT_A 9.F15.B27
PLL:LATCH_GLOBAL_OUT_B 9.F12.B26
PLL:SHIFTREG_DIV_MODE 7.F12.B26
PLL:TEST_MODE 7.F11.B27
non-inverted [0]
PLL:MODE 9.F13.B27 7.F12.B27 9.F15.B26
NONE 0 0 0
SB_PLL40_PAD 0 0 1
SB_PLL40_CORE 0 1 1
SB_PLL40_2_PAD 1 0 0
SB_PLL40_2F_PAD 1 0 1
SB_PLL40_2F_CORE 1 1 1
PLL:PLLOUT_SELECT_PORTA 7.F11.B26 7.F10.B27
PLL:PLLOUT_SELECT_PORTB 7.F13.B27 7.F15.B27
GENCLK 0 0
GENCLK_HALF 0 1
SHIFTREG_90deg 1 0
SHIFTREG_0deg 1 1

Tile PLL_STUB_S

Cells: 1

Bitstream

siliconblue PLL_STUB_S rect R0
FrameBit
B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27
F0 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F1 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F2 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F3 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F4 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F5 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F6 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F7 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F8 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F9 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F10 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F11 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F12 - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_B -
F13 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F14 - - - - - - - - - - - - - - - - - - - - - - - - - - - -
F15 - - - - - - - - - - - - - - - - - - - - - - - - - - - PLL:LATCH_GLOBAL_OUT_A
PLL:LATCH_GLOBAL_OUT_A 0.F15.B27
PLL:LATCH_GLOBAL_OUT_B 0.F12.B26
non-inverted [0]